دانلود سمینار ارشد مهندسی برق : بررسی مشخصه های الکتریکی DG-SOI MOSFETs

متن کامل پایان نامه مقطع کارشناسی ارشد رشته مهندسی برق

با عنوان : بررسی مشخصه های الکتریکی DG-SOI MOSFETs

در ادامه مطلب می توانید تکه هایی از ابتدای این پایان نامه را بخوانید

و در صورت نیاز به متن کامل آن می توانید از لینک پرداخت و دانلود آنی برای خرید این پایان نامه اقدام نمائید.

دانشگاه آزاد اسلامی

واحد تهران جنوب

دانشکده تحصیلات تکمیلی

سمینار برای دریافت درجه کارشناسی ارشد

مهندسی برق - الکترونیک

عنوان:

بررسی مشخصه های الکتریکی DG-SOI MOSFETs

برای رعایت حریم خصوصی اسامی استاد راهنما،استاد مشاور و نگارنده درج نمی شود

تکه هایی از متن به عنوان نمونه : (ممکن است هنگام انتقال از فایل اصلی به داخل سایت بعضی متون به هم بریزد یا بعضی نمادها و اشکال درج نشود ولی در فایل دانلودی همه چیز مرتب و کامل است)چکیدهدر این سمینار مشخصه های DG-SOI MOSFET در جهت بهینه سازی عملکرد این ترانزیستور مورد بررسی قرار گرفته است. برای بهینه سازی از روش تغییر ابعاد ترانزیستورها و کاهش ولتاژ تغذیه استفاده شده است. مزایا، نحوه بکارگیری در مدار و ساختارهای مختلف افزاره ماسفت دو گیتی سیلیکان بر روی عایق (DG-SOI MOSFET) مورد بررسی قرار گرفته است. ماسفت دو گیتی به عنوان افزاره مناسب، و ناحیه زیر آستانه به عنوان مناسب ترین ناحیه برای کاربردهای توان پایین معرفی شده اند. اثرات تغییر پارامترهای ساختاری بر روی مشخصات الکتریکی افزاره نانومتری DG-SOI MOSFET در ناحیه زیر آستانه، با استفاده از شبیه سازی در نرم افزار ISE-TCAD مورد بررسی قرار گرفته است. شبیه سازیهای انجام شده نشان می دهند که کاهش ضخامت بدنه منجر به کاهش ارتفاع سد پتانسیل و افزایش خازن موثر گیت (CG,eff) می شود، در صورتی که جریان حالت روشن افزاره (ION) کاهش می یابد؛ این امر ناشی از کاهش قابلیت حرکت الکترون ها در اثر کاهش ضخامت بدنه می باشد. با کاهش طول نواحی سورس و درین (LD,LS)، خازن های لبه ای (CFringe) کوچک می گردند و در نتیجه CG,eff کاهش می یابد، این در حالی است که مشصخه ولتاژ جریان و نیز ارتفاع سد پتانسیل تغییر چندانی نمی کنند. بررسی های انجام شده بر روی طول ناحیه ناهمپوشانی گیت (Lun) حاکی از آن است که افزایش Lun باعث کمتر شدن CG,eff و اثر کاهش سد پتانسیل القا شده توسط درین (DIBL)، و نیز افزایش نسبت جریان حالت روشن به حالت خاموش افزاره (ION/IOFF) می شود.مقدمهدر دو دهه گذشته، فناوری CMOS به سرعت حوزه مدارهای مجتمع را در برگرفته و راهکارهایی ارزان و کارا عرضه نموده است. اگرچه افزاره دو قطبی سیلیکان هنوز کاربردهای مناسب خود را دارد ولی امروزه فقط فرایندهای CMOS به صورت یک انتخاب موفق برای مجتمع سازی سیستم های پیچیده سیگنال مرکب (دیجیتال - آنالوگ) درآمده است.افزایش سرعت و کاهش توان مصرفی در مدارهای مجتمع CMOS همواره به عنوان یک هدف اصلی مورد توجه بوده است. در سالهای اخیر نیاز به طراحی افزاره های توان پایین به صورت قابل ملاحظه ای افزایش یافته است.برای کاهش مصرف توان در مدارهای CMOS از روشهای مختلفی استفاده می شود که به عنوان مثال می توان به تغییر ساختار مدار، کاهش ولتاژ هزینه و تغییر ابعاد ترانزیستورها اشاره کرد. در این سمینار تغییر ابعاد ترانزیستور مورد بررسی و تحلیل قرار گرفته است.ساختار فصول به این شرح است: در فصل اول اهمیت توان مصرفی، اجزای آن و راه های کاهش توان مصرفی بیان شده است. در فصل دوم، افزاره ماسفت دو گیتی سیلیکان بر روی عایق مورد بررسی قرار گرفته است. نشان داده شده است، این افزاره برای کاربردهای توان پایین مناسب می باشد. در فصل سوم، با استفاده از شبیه سازی کامپیوتری اطلاعات کمی مناسبی جهت بهینه سازی ابعاد افزاره برای کاربردهای توان پایین ارائه شده است.فصل اول: کلیات1-1) اهمیت توان مصرفی در مدارهای مجتمعافزایش سرعت و کاهش توان مصرفی در مدارهای مجتمع CMOS همواره به عنوان یک هدف اصلی مورد توجه بوده است. در سالهای اخیر نیاز به طراحی افزاره های توان پایین به صورت قابل ملاحظه ای افزایش یافته است.عوامل متعددی بر این افزایش چشمگیر تقاضا موثرند. یک دسته از این عوامل ناشی از رشد سریع کاربردهای پرتابل نظیر کامپیوترهای قابل حمل، تلفن های سلولی و دیگر وسایل مخابراتی قابل حمل می باشد. پرتابل بودن این سیستم ها ابعاد و وزن باتری ها را محدود می کند و محدودیت شدیدی بر مصرف توان افزاره ها می گذارد.دسته دیگر، ناشی از رشد کاربردهای غیر پرتابل نظیر تجهیزات الکترونیکی پزشکی می باشد که بر پایه مدارهای مجتمع CMOS می باشند و مصرف توان به یک پارامتر بسیار مهم در این سیستم ها تبدیل گشته است.شکل (1-1) تغییرات چگالی توان (توان بر واحد سطح) برحسب کاهش ابعاد ترانزیستورها را نشان می دهد. با پیشرفت تکنولوژی و کاهش ابعاد تراشه ها میزان چگالی توان تراشه ها به میزان قابل توجهی افزایش یافته است. بدین ترتیب، به منظور جلوگیری از صرف هزینه گزاف استفاده از خنک کننده بر روی تراشه ها، لزوم بکارگیری روش هایی برای کاهش توان مصرفی در مدارهای مجتمع CMOS مشخص می شود. همچنین با گرم شدن تراشه ها عمر دستگاه به شدت کاهش می یابد که می تواند باعث ایجاد مشکلات بعدی شود.برای کاهش توان مصرفی در مدارهای CMOS از روشهای مختلفی استفاده می شود، به عنوان مثال می توان به تغییر ساختار مدار، کاهش ولتاژ تغذیه و تغییر ابعاد ترانزیستورها اشاره کرد. آشنایی با روش های کاهش توان مصرفی در مدارهای مجتمع CMOS مستلزم دانستن اجزای توان مصرفی در این مدارها می باشد.تعداد صفحه : 57قیمت : شش هزار تومان

بلافاصله پس از پرداخت ، لینک دانلود به شما نشان داده می شود

و به ایمیل شما ارسال می شود.

پشتیبانی سایت :        09124404335        info@arshadha.ir

در صورتی که مشکلی با پرداخت آنلاین دارید می توانید مبلغ مورد نظر برای هر فایل را کارت به کارت کرده و فایل درخواستی و اطلاعات واریز را به ایمیل ما ارسال کنید تا فایل را از طریق ایمیل دریافت کنید.

--  -- --

مطالب مشابه را هم ببینید

فایل مورد نظر خودتان را پیدا نکردید ؟ نگران نباشید . این صفحه را نبندید ! سایت ما حاوی حجم عظیمی از پایان نامه های دانشگاهی است. مطالب مشابه را هم ببینید. برای یافتن فایل مورد نظر کافیست از قسمت جستجو استفاده کنید. یا از منوی بالای سایت رشته مورد نظر خود را انتخاب کنید و همه فایل های رشته خودتان را ببینید