دانلود پایان نامه ارشد: طراحی و پیاده سازی یک ریزپردازنده قابل پیکربندی مجدد

دانلود متن کامل پایان نامه مقطع کارشناسی ارشد رشته مهندسی برق

گرایش : الکترونیک

عنوان : طراحی و پیاده سازی یک ریزپردازنده قابل پیکربندی مجدد

دانشگاه آزاد اسلامی

واحد علوم و تحقیقات کرمان

دانشکده فنی و مهندسی، گروه مهندسی برق

پایان نامه برای دریافت درجه کارشناسی ارشد در رشته مهندسی برق  (M.Sc)

گرایش: الکترونیک

عنوان:

طراحی و پیاده سازی یک ریزپردازنده قابل پیکربندی مجدد

استاد راهنما:

دکتر مهدی جعفری

استاد مشاور:

دکتر مهران ابدالی

برای رعایت حریم خصوصی نام نگارنده پایان نامه درج نمی شود(در فایل دانلودی نام نویسنده موجود است)تکه هایی از متن پایان نامه به عنوان نمونه :(ممکن است هنگام انتقال از فایل اصلی به داخل سایت بعضی متون به هم بریزد یا بعضی نمادها و اشکال درج نشود ولی در فایل دانلودی همه چیز مرتب و کامل است)فهرست مطالب:چکیده....................................... 1فصل اول:تاریخچه محاسبات با قابلیت پیکربندی مجدد1-1- مقدمه....................................... 3فصل دوم: مفهوم، معماری‌ها و روش‌های طراحی سیستم‌های قابل‌ پیکربندی مجدد2-1- محاسبات و سخت افزار با قابلیت پیکربندی مجدد................... 82-2- پیکربندی مجدد جزئی پویا و ایستا در FPGA ها..................... 102-3- معرفی مرجع اول در پیکر بندی مجدد FPGA............................2-4- معرفی مرجع دوم در پیکر بندی مجدد FPGA.........................2-5- معرفی مرجع سوم در پیکر بندی مجدد FPGA............................2-6- معرفی مرجع چهارم در پیکر بندی مجدد FPGA........................2-7- معرفی مرجع پنجم در پیکر بندی مجدد FPGA........................فصل سوم: پیاده سازی نرم افزاری و سخت افزاری پیکربندی مجدد پیشنهادی3-1- مقدمه....................................... 193-2- پیاده سازی جمع کننده Carry_Look_Ahead به صورت n بیتی.............. 203-3- پیاده سازی ضرب کننده به صورت n بیتی........................................ 243-3-1 ضرب کننده برای دو عدد قدر مطلق علامت................................... 243-3-2 ضرب دو عددمتمم 2 یا 2’s.......................................3-4- پیاده سازی تقسیم کننده به صورت n بیتی.................................... 263-5- طراحی سخت افزار و ALU برای پیاده سازی کدها با قابلیت پیکر بندی مجدد........283-5-1 طراحی واحد کنترل....................................... 283-5-2 به کارگیری کنترل های FPGA در طراحی سخت افزاری با سرعت بالا.........31 فصل چهارم: نتایج شیبه سازی4-1- نتایج شیبه سازی در نرم افزار Modelsim........................................4-2- نتایج شیبه سازی در نرم افزار ISE.......................................4-3- مقایسه با مراجع....................................... 51فصل پنجم: نتیجه گیری5-1- نتیجه گیری........................................ 54فصل ششم: کارهای آینده6-1- کارهای آینده...................................... 56منابع و مآخذ....................................... 57فهرست منابع انگلیسی........................................ 57پیوست: کدهای نوشته شده VHDL.......................................چکیده انگلیسی...................................... 68چکیده:دو روش کلی در محاسبات برای اجرای الگوریتم­های مختلف وجود دارد. روش اول، استفاده از ASIC ها می‌باشد تا بتوانیم الگوریتم مورد نظر را در سخت‌افزار اجرا و پیاده‌سازی کنیم. چون این تجهیزات برای هر الگوریتم خاص ساخته می‌شوند، سریع و کارا می‌باشند. اما مدارات آن‌ها پس از ساخته شدن، تغییر نمی‌کنند. راه دوم، استفاده از ریزپردازنده‌ها است که بسیار انعطاف‌ پذیرتر می­باشند. آنها مجموعه‌ای از دستورات را اجرا می‌کنند و کارایی سیستم را بدون تغییر سخت‌افزار، تغییر می­دهند. اما، همانند یک ASIC به این دلیل که برای یک کاربرد خاص طراحی نشده­اند، دارای قابلیت انعطاف نمی‌باشد. سیستم­های با قابلیت پیکربندی مجدد به گونه­ای توسعه یافته‌ است تا فاصله میان سخت‌افزار و نرم‌افزار را کم کند و همچنین، به یک کارایی بسیار بالاتر از نرم‌افزار و قابلیت انعطاف بیشتر سخت‌افزار برسد. به همین منظور، در این پایان نامه ابتدا تاریخچه‌ای مختصر از توسعه‌ سیستم­های با قابلیت پیکربندی مجدد بیان شده است. پس از آن، مفهوم قابلیت پیکربندی مجدد و انواع طراحی آن ارائه شده است. روند طراحی سیستم با قابلیت پیکربندی مجدد بر روی تراشه FPGA آورده شده است. ویژگی‌های طراحی سیستم با یک زبان برنامه نویسی بر مبنای VHDL بیان شده است. در نهایت سیستمی به صورت سخت افزاری و نرم افزاری ارائه شده است که قابلیت پیکر بندی مجدد را دارد و با استفاده از پردازش موازی سرعت پیکر بندی مجدد سیستم را افزایش می­دهد. در ضمن، ایده کار به این صورت است که باس­های حجیم از سیستم حذف شده و جای خود را به بلوک­های منطقی دهد. در نهایت، تمامی قسمت­های پویا و ایستا با هم به طور موازی کار می­کنند که باعث افزایش سرعت مدار می­شود.فصل اول: تاریخچه محاسبات با قابلیت پیکربندی مجدد1-1- مقدمهمفهوم محاسبات با قابلیت پیکربندی مجدد از اوایل دهه 60 میلادی پدیدار شد. موقعی که مقاله جرالد استرین مفهوم یک کامپیوتر ساخته شده از یک پردازنده استاندارد و آرایه­ای از سخت افزار قابل پیکربندی مجدد را پیشنهاد کرد. پردازنده اصلی، عملکرد سخت افزار قابل پیکربندی مجدد را کنترل می­کند. در نتیجه، این سخت افزار با قابلیت پیکربندی مجدد، برای انجام هر کاری مناسب خواهد بود. برای مثال می­توان کارهایی نظیر پردازش تصویر، الگوریتم عصبی و تطبیق الگو را با سرعت بالایی انجام داد. به محض اتمام یک کار، سخت افزار[1] می­تواند برای انجام کار جدید پیکربندی مجدد[2] شود. چنین خاصیتی با ترکیب انعطاف پذیری یک نرم افزار[3] و سرعت یک سخت افزار، در یک ساختار ترکیبی امکان پذیر شده است. در ضمن، چنین ایده­ای در زمان پیدایش، بسیار جلوتر از تکنولوژی ساخت سخت افزار مورد نیازش بود.در دهه اخیر، تحقیقات زیادی درباره معماری­های با قابلیت پیکربندی مجدد بوجود آمده است. این معماری­ها هم در دانشگاه­ها و هم در صنعت توسعه یافته­اند. این معماری­ها در دسته­ های زیر قرار می­گیرند:- Matrix- Gorp- Elixent- XPPSilicon Hive- Montium- Pleiades Morphosys- PiCOGAعلت عملی بودن چنین طرحهایی، پیشرفت مداوم فنآوری سیلیکونی بوده که پیاده سازی[1] طرح­های پیچیده را روی یک تراشه امکان پذیر ساخته است.اولین مدل تجاری کامپیوتر با قابلیت پیکربندی مجدد در جهان به نام Algotronix CHS 2*4 در سال 1991 ارائه شد. این طرح به هیچ عنوان موفقیت تجاری نداشت، اما آنقدر امیدبخش بود که شرکت Xilinx (مخترع FPGA) تکنولوژی را خرید و محققان Algotronix را به خدمت گرفت.هم اکنون تعدادی شرکت فروشنده کامپیوترهای با قابلیت پیکربندی مجدد وجود دارند که بازار کامپیوترهای با کارایی بالا را در بر گرفته­اند. مهمترین این شرکت­هاSRC Computers ، SGL و Cray       می­باشند. شرکت ابر رایانه­ای Cray بستر محاسبات قابل پیکربندی مجدد SRC را به دست آورد و آن را به عنوان XD1 به فروش می­رساند. SGI رایانه RASC را همراه با سری ابر رایانه­های Altix به فروش         می­رساند. شرکتSRC Computers  یک خانواده از رایانه­های قابل پیکربندی مجدد را توسعه داده است. این خانواده بر اساس معماری ضمنی و پردازنده MAP می­باشد.تمام آنچه که گفته شد رایانه­های هیبریدی هستند، که این رایانه­ها با ریزپردازنده­های FPGA همراه شده­اند و با آن ساخته می­شوند. FPGA ها توسط کاربر برنامه­ریزی می­شوند. این سیستم­ها می­توانند به عنوان ابر رایانه­هایی با سرعت بالا با استفاده از FPGA ها به کاربرده شوند. (در حقیقت FPGA ها گزینه ای در XD1 و SGIRASC هستند). پیکربندی XD1 و SGIFPGA از طریق زبانهای توصیف سخت افزار (HDL) صورت می­گیرد. با به کارگیری زبانهای سطح بالایی نظیر ابزار گرافیکی Star Bridge Viva یا زبانهایی مانند C مثل Handel-C از Celoxica و Lmpulse-C از Impulse Accelerated technologies یاMitrpn-C  از Mitrionics و همچنین VHDL و Verilog نیز می­توان پیکربندی را انجام داد. توسعه کد نویسی منطقی یک FPGA خام، یک فرآیند پیچیده است که نیازمند دانش و ابزار تخصصی است.SRC کامپایلری را ساخته است که زبان سطح بالایی مثل C یا Fortran را به عنوان ورودی می­گیرد و با تغییراتی اندک، آنها را برای اجرا و پیاده­سازی روی [1]FPGA در ریزپردازنده، کامپایل می­کند. بعضی از الگوریتم­های کاربردی با زبانهای سطح بالا همانند C و Fortran نوشته می­شوند. کامپایلر (Carte)، حداکثر موازی سازی را در کد انجام می­دهد و منطق سخت افزار خط لوله­ای را تولید می­کند که در MAP ها مقداردهی شده­اند. همچنین این کامپایلر تمام کدهای واسطی که برای مدیریت انتقال داده در داخل و خارج MAP نیاز است را تولید می­کنند. این کدهای واسط، وظیفه هماهنگ سازی ریزپردازنده با منطق در حال اجرا در MAP را دارند.XD1 بین ریزپردازنده و FPGA به وسیله شبکه اتصال داخلی Rapid Array اش ارتباط برقرار می­کند. سیستم­های SRC از طریق حافظه واسط SNAP و یا سویچ اختیاری Hi-Bear ارتباط برقرار می­کنند.  دسته­بندی معماری­های با قابلیت پیکربندی مجدد روز به روز بیشتر توسعه می­یابند. این به دلیل عرضه شدن معماری­های جدید و به روز می­باشد (Azambuja 2011, 161-166).FPGA ها آی­سی­هایی هستند که شکل سخت‌افزاری آنها می­تواند به راحتی، به شکل جدیدی تعریف شود. یعنی با بارگذاری یک پیکربندی جدید درست همانند نرم‌افزار جدیدی که می­تواند بر روی یک ریزپردازنده یا DSP بارگذاری شود، نگاشت داده می­شود. پردازش و الگوریتم­های فشرده FPGA ها می­تواند             آی­سی­های متمایز شده به وسیله کاربرد ASIC را حاصل سازد. محققان در سراسر دنیا، به دنبال داشتن ابر رایانه و آی سی­هایی با بازدهی بالا و انعطاف پذیر هستند، که از اجزا سخت افزاری قابل برنامه­ریزی مجدد برای هر کاربرد تشکیل می­شوند. در نتیجه، چندین برابر، کارآیی را در پردازنده­هایی که با طول دستور ثابت کار می­کنند، افزایش می­دهد (Boyer and strother moore 2012, 181-189).دو نسخه آرایه انقباضی Spalsh در SRC ساخته شدند. مدار اصلی Spalsh در سال 1989 با قیمت 13000 دلار ساخته شد که می­توانست از ابر رایانه موجود در آن زمان به نامCray 2  برای کاربردهای تطبیق الگوی بیتی پیشی بگیرد. این سیستم حاوی 32 عدد FPGA از سری 3090 شرکت Xilinx بود که به صورت یک آرایه خطی متصل شده بودند. FPGA های مجاور از یک بافر حافظه­ای اشتراکی استفاده می­کردند.بعد از آن، Splash 1 معرفی شد که می­توانست مقایسه یک رشته ی DNA را 45 برابر سرعت یک ایستگاه کاری با کارآیی بالا را در دهه 1990 انجام دهد. سه سال بعد Splash 2 ساخته شد که تعداد FPGA های خود را به 16 عدد کاهش داده بود. با این وجود به خاطر رشد سریع تراکم در FPGA، Splash 2 با 16 عدد FPGA مدل 4010 از شرکت Xilinx، دو برابر عملیات منطقی بیشتر از Splash 1 داشت. برای بهبود انعطاف ارتباطات داخلی Splash 2، ارتباط داخلی خطی را به وسیله یک میله عرضی تقویت کردند که اجازه می­داد که هر FPGA با FPGA دیگری ارتباط برقرار کند.در سال­های بین 1987 تا 1990 رایانه قابل پیکربندی مجدد Splash توسط مرکز تحقیقات ابر رایانه­ای SRC توسعه یافت. این رایانه در طرح شماتیکی برنامه­نویسی شده بود. سخت افزار فوق­العاده و سرعت بالایی داشت. اما با وجود تمام این مزایا برنامه نویسی آن بسیار مشکل بود. در نتیجه، تعداد برنامه­های کاربردی آن محدود بود.Splash 2 دارای زبان شبیه سازی VHDL بود و همانند مدل پیشین دارای سخت افزار بسیار خوبی بود، برنامه­ریزی آن غیر استاندارد بود اما دارای قابلیت برنامه نویسی خوبی بود. از 1986 تا 1995 حافظه‌های فعال قابل برنامه ریزی (PAMETTe , PAM) توسط شرکت فرانسوی DEC Paris معرفی شدند. برنامه نویسی این نوع حافظه ها در زبان C++ بود اما همان عیب Splash را داشتند یعنی سخت افزار خوبی داشتند اما برنامه­های کاربردی پشتیبانی شده توسط آنان محدود بود. در شکل 1-1 روند کلی تکامل سیستم‌های قابل پیکربندی مجدد را مشاهده می­کنید.[1] Field Progrrammable Gate Array[1] Implementation[1] Hardware[2] Reconfiguration[3] Softwareتعداد صفحه : 84قیمت : 14000تومان

بلافاصله پس از پرداخت ، لینک دانلود پایان نامه به شما نشان داده می شود

و در ضمن فایل خریداری شده به ایمیل شما ارسال می شود.

پشتیبانی سایت :        09309714541 (فقط پیامک)        info@arshadha.ir

در صورتی که مشکلی با پرداخت آنلاین دارید می توانید مبلغ مورد نظر برای هر فایل را کارت به کارت کرده و فایل درخواستی و اطلاعات واریز را به ایمیل ما ارسال کنید تا فایل را از طریق ایمیل دریافت کنید.

--  -- --

مطالب مشابه را هم ببینید

فایل مورد نظر خودتان را پیدا نکردید ؟ نگران نباشید . این صفحه را نبندید ! سایت ما حاوی حجم عظیمی از پایان نامه های دانشگاهی است. مطالب مشابه را هم ببینید. برای یافتن فایل مورد نظر کافیست از قسمت جستجو استفاده کنید. یا از منوی بالای سایت رشته مورد نظر خود را انتخاب کنید و همه فایل های رشته خودتان را ببینید